他是怕你plc没有准确的输出，这是根据电路需要设计的，主要目的是为了防止干扰，增加电路的稳定性。
对于正逻辑的plc（即24v的负极接plc输入侧的com）用集电极开路npn输出型的编码器，只加上拉电阻是不行的，原因为：编码器输出为1时（即编码器内的晶体管截止），虽然能提供+24v电源电压给plc的输入端，但集电极的负载电阻（r1）串在其中，使plc输入点的电压变小：其输入电压 ui0.0 = 24×rf/(r1+rf), 即输入给i0.0的脉冲的电压幅度低于24v,不能使plc内部计数器可靠计数。最好采用下右图电路：用一pnp晶体管g3，其发射极接+24v，集电极接i0.0输入端，基极串接一只10k 电阻接编码器的输出端。这样连接plc就可正常工作。
上拉电阻就是把不确定的信号通过一个电阻钳位在高电平，此电阻还起到限流的作用。同理，下拉电阻是把不确定的信号钳位在低电平。上拉电阻是指器件的输入电流，而下拉指的是输出电流。
上拉电阻：
1、当ttl电路驱动coms电路时，如果ttl电路输出的高电平低于coms电路的最低高电平（一般为3.5v），这时就需要在ttl的输出端接上拉电阻，以提高输出高电平的值。
2、oc门电路必须加上拉电阻，才能使用。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在coms芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑
以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理
对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：
1． 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
2． 下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
3． 高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
4． 频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成rc延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。
下拉电阻的设定的原则和上拉电阻是一样的。
oc门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100ua,设输出口驱动电流约500ua，标准工作电压是5v，输入口的高低电平门限为0.8v(低于此值为低电平)；2v(高电平门限值)。
选上拉电阻时：
500ua x 8.4k= 4.2即选大于8.4k时输出端能下拉至0.8v以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8v即可。 plc
当输出高电平时，忽略管子的漏电流，两输入口需200ua
200ua x15k=3v即上拉电阻压降为3v，输出口可达到2v，此阻值为最大阻值，再大就拉不到2v了。选10k可用。coms门的可参考
74hc系列.
设计时管子的漏电流不可忽略，io口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）
在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。
1. 电阻作用：
接电组就是为了防止输入端悬空
减弱外部电流对芯片产生的干扰
保护cmos内的保护二极管,一般电流不大于10ma
上拉和下拉、限流
1. 改变电平的电位，常用在ttl-cmos匹配
2. 在引脚悬空时有确定的状态
3.增加高电平输出时的驱动能力。
4、为oc门提供电流