台积电在晶圆代工的能力全球皆认可，而且凭借着先进的技术，拿下了全球近半的晶圆代工市占率。不过，也因为在晶圆代工上的丰富经验，如今台积电也介入自行研发设计芯片的行列。根据国外媒体报导，日前台积电就展出一款为高效能运算 (hpc) 所设计的芯片，该芯片所采用的 arm cortex a72 核心其频率可高达4ghz。
一、台积电自研芯片？
据报道，台积电在日本京都举办的超大规模集成电路研讨会（vlsi symposium）上，展示了名为“this”的芯片，由台积电自行完成设计与生产。这款芯片采用了目前台积电最先进的可量产7nm制程工艺，芯片尺寸规格为4.4×6.2mm，采用晶圆基底封装（cowos），双芯片结构，内建4个cortex a72核心，6mb三级缓存。
这款台积电自研的arm架构芯片this，其主频最高可达4ghz，实测最高频率达到4.2ghz，足可见台积电7nm制程工艺还是非常具有潜力的。在arm架构下能够做到4ghz以上主频非常不易。
此外，台积电还开发了称之为lipincon互连技术，使得信号数据速率达到8gt/s。不过，台积电表示这款this芯片是为高性能计算平台设计。
目前，台积电7nm制程工艺主要被amd第三代锐龙平台使用，并且帮助锐龙处理器在主频上追上了英特尔。不过从这款台积电自研的this芯片来看，7nm制程工艺的潜力在x86架构上还没有彻底释放出来，应该还拥有极大的优化空间。
二、台积电展示7nm自研芯片，有什么特别之处？
1、首先它使用了台积电最新的7nm制程进行生产，相比cortex-a72在2015年发布时主流的16nm制程，集成电路密度和功耗都有了大幅改善；其次这颗芯片主频可以达到4ghz以上，最高为4.2ghz（1.375v），这是当前arm架构下少见的高主频。
2、该芯片本身是一种双小芯片设计，但该技术本身可以通过额外的物理层（phys）相对容易地扩展到容纳更大数量的小芯片。每个小芯片都是在台积电7纳米节点上制造，拥有15个金属层。裸片本身只有4.4 mm×6.2 mm（27.28 mm）。台积电采用了四个arm cortex-a72核。针对turbo频率大于4ghz电压操作，配备了高性能的cell（7.5t，3p + 3n）并定制设计1级高速缓存单元。还有两个2级缓存块。每个是1 mib。这些是使用它们的高电流位单元（bitcells）并以半速运行来实现的。此外还有一个大型的6 mib 3级缓存，使用高密度位单元实现，并以四分之一速度运行。
台积电采用了在高性能芯片中常见增强功能。典型的h-tree被用来将时钟分布的偏差从22ps减少到8ps。高性能时钟偏差以及via towers被广泛用于进一步改善关键路径上的时序。统计显示，整个设计共有五个电压域：0.8v soc、0.8v adpll、0.3-0.8v lipincon、0.8v l3和0.3-1.2v cpu。该芯片采用全数字锁相环，其抖动小于10ps，用于为cpu、互连和内存生成三个时钟域。
3、该裸片包括网状互连。互连测试可通过片上分组生成单元和分组监控单元完成。有六个双向触发器网格站——每个边缘一个，中间两个。这些工作站围绕整个小芯片，间隔大约2毫米。网状互连是1968位宽，并使用具有相反方向信号的逐位交错线路在m12和m13中布线，以最小化耦合。
总之，片上网状互连可以在4 ghz（0.8 v）到5 ghz（1.2 v）之间正常工作。缓存和cortex集群都连接到最近的左下角网格停止点（垂直方向时）。
4、每个小芯片上都有两个lipincon接口。每个物理层的测量值仅为0.42 mm×2.4 mm（1.008 mm）。这些是单端，单向，低摆幅接口。一个接口用作与l3通信的主设备，而第二个接口是用于相反方向的从设备。
与soc的其他部分不同，由于电源接地噪声问题，专用时钟有一个独立的pll。每个物理层使用2：1多路复用功能，以便将速度加速到8 gb / s。每个子通道有两个延迟锁相环（ dll）：一个减少pvt变化，另一个用于减少时钟偏差，使系统级芯片和物理层之间的时钟相位对齐。由于使用单相锁相环，因此会采用两个环路——第一个环路锁定进入的时钟周期，并将其分为八个相位，第二个环路将该相位分为16个步骤。换句话说，在4 ghz（250 ps）下，您将看到低于2ps的分辨率。

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